2026 IEEE VLSI 심포지엄 발표·네이처 일렉트로닉스 'Research Highlights' 선정
포스텍 연구팀이 차세대 3D 낸드 반도체의 성능 한계를 극복할 수 있는 실리콘 결정 성장 방향 제어 기술을 개발했다.
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| ▲ 포스텍 신소재공학과·반도체공학과 황현상 교수(왼쪽), 포스텍 신소재공학과 통합과정 권오혁 씨. [포스텍 제공] |
포스텍은 신소재공학과·반도체공학과 황현상 교수, 신소재공학과 통합과정 권오혁 씨 연구팀이 삼성전자 반도체연구소·메모리사업부와 공동 연구를 통해 '3D 낸드(NAND)' 채널 내부 실리콘 결정의 성장 방향을 제어하는 기술을 개발했다고 7일 밝혔다.
이 연구는 반도체 분야 최고 권위 학회 '2026 IEEE 국제 VLSI 기술 및 회로 심포지엄'에서 발표됐으며 국제 학술지 '네이처 일렉트로닉스'의 'Research Highlights'에 선정됐다.
'낸드(NAND)'는 전원이 꺼져도 데이터가 유지되는 저장용 반도체로 스마트폰과 USB 메모리 등에 쓰인다. 더 많은 데이터를 저장하기 위해 정보를 저장하는 셀을 수백 층까지 쌓은 구조가 '3D 낸드'다.
층이 높아질수록 데이터를 전달하는 수직 통로인 '실리콘' 채널도 길어진다. 문제는 채널을 이루는 실리콘 결정이다. 실리콘은 여러 개의 작은 결정이 모여 형성되는데 결정과 결정 사이의 경계는 전류 흐름을 방해하는 걸림돌이 된다.
채널이 길어질수록 이런 경계가 늘어나 전기 저항이 커지고 데이터 처리 속도가 떨어진다.
이 문제를 풀 기술이 '금속 유도 측면 결정화(MILC)'다. 니켈을 촉매로 사용해 비교적 낮은 온도에서 고품질 실리콘 결정을 만들 수 있지만 결정이 자라는 방향을 제어하기 어렵다는 한계가 있었다.
MILC 과정에서 형성되는 바늘 모양 결정인 '위스커'가 제각각 다른 방향으로 자라 서로 부딪히면 성장이 멈추고 니켈이 채널 안에 남게 된다. 이 때문에 긴 채널 전체에 전류가 잘 흐를 수 있는 균일한 결정 통로를 만들기 어려웠다.
포스텍 연구팀은 먼저 실리콘 기판 위 니켈 박막에 '마이크로웨이브 어닐링(MWA)'을 적용해 결정 성장 방향을 유도하는 시드층을 만들었다. MWA는 니켈과 실리콘이 맞닿은 부분에만 에너지를 집중적으로 전달한다.
덕분에 기판 전체를 가열하지 않고도 결정이 일정한 방향으로 균일하게 정렬된 시드층을 낮은 온도에서 형성할 수 있다.
연구팀은 이 층을 3D 낸드 채널 표면에 적용했다. 그 결과, 결정은 방향이 정해진 시드층을 따라 성장했고 위스커도 무작위로 퍼지지 않고 한 방향으로 길게 이어졌다.
연구팀은 이를 실제 155단 3D 낸드 구조(채널 깊이 약 6.5㎛)에 적용해 채널 위부터 아래 끝까지 균일하게 정렬된 결정을 구현하는 데 성공했다.
황현상 교수는 "적층 수가 늘어나는 차세대 3D 낸드에서도 채널 전체를 균일하게 결정화할 수 있는 실질적인 해법을 제시했다"며 "고단수 3D 낸드의 채널 저항 문제를 푸는 핵심 기술이 될 것으로 기대한다"고 밝혔다.
KPI뉴스 / 장영태 기자 3678jyt@kpinews.kr
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